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m基于FPGA的多功能信号发生器verilog实现,包含testbench,可以调整波形类型,幅度,

时间:2024/4/13 3:24:47 点击:

  核心提示:00_062m,包括程序操作录像...

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2.部分仿真图预览


3.算法概述

 DDS(Direct Digital Synthesis,直接数字频率合成)技术是一种通过高性能数字计数器和查找表技术生成高精度、灵活可控的模拟信号的手段。DDS多功能信号发生器可以输出正弦波、方波、锯齿波、三角波等多种波形,并能够方便地调整波形类型、幅度、频率和初始相位。

4.部分源码

`timescale 1ns / 1ps

//

// Company: 

// Engineer: 

// 

// Create Date: 2024/04/01 15:42:00

// Design Name: 

// Module Name: TEST

// Project Name: 

// Target Devices: 

// Tool Versions: 

// Description: 

// 

// Dependencies: 

// 

// Revision:

// Revision 0.01 - File Created

// Additional Comments:

 

module TEST();

reg i_clk;

reg i_rst;

reg[1:0]i_sel;//信号选择00,01,10,11

reg[7:0]i_amp;//调整幅度,设置1~16,小于8缩小,大于8放大,等于8不变

reg[7:0]i_FK; //调整频率,1最慢,逐渐增加

reg[13:0]i_phase;//初始相位

wire signed[15:0]o_dout;

 

tops uut(

.i_clk    (i_clk),

.i_rst    (i_rst),

.i_sel    (i_sel),//信号选择00,01,10,11

.i_amp    (i_amp),

.i_FK     (i_FK),

.i_phase  (i_phase),

.o_dout   (o_dout)

);

 

 

initial

begin

    i_clk   = 1'b1;

    i_rst   = 1'b1;

    i_sel   = 2'b11;

    i_amp   = 5'd10;

    i_FK    = 8'd1;

    i_phase = 14'd0;

    #1000

    i_rst = 1'b0;

    #500000

    i_amp   = 5'd15;

    i_FK    = 8'd4;

 

end

always #5 i_clk=~i_clk;

endmodule

00_062m

---

作者:我爱C编程 来源:我爱C编程
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