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【硬件测试】基于FPGA的MSK调制解调系统系统开发与硬件片内测试,包含信道模块,误码统计模块,可设

时间:2024/12/14 3:20:09 点击:

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2.部分仿真图预览


3.算法概述

  软件无线电是现代通信技术的重要研究领域和发展方向,目前发展迅速.快速发展的软件无线电技术与落后的硬件计算资源之间的矛盾越来越突出.为了缓解这个矛盾,一方面可以加快集成电路的研发进度,提升硬件的计算性能;另一方面可以对信号处理的算法进行深入的改进研究,降低算法的运算量,在现有的硬件水平下提出符合实际的解决方案.在信号处理的各种算法中,调制解调算法的地位十分重要.尤其是其中的解调算法,其复杂度已被作为衡量整个信号处理系统工作性能的有效指标. 本文的研究对象是恒定包络连续相位调制技术中的最小频移键控(MSK).这种调制方式具有恒定包络,相位连续,功率谱密度较集中,频带利用率高等特点.

4.部分源码

`timescale 1ns / 1ps

//

// Company: 

// Engineer: 

// 

// Create Date: 2024/12/09 20:41:35

// Design Name: 

// Module Name: tops_hdw

// Project Name: 

// Target Devices: 

// Tool Versions: 

// Description: 

// 

// Dependencies: 

// 

// Revision:

// Revision 0.01 - File Created

// Additional Comments:

// 

//

 

 

module tops_hdw(

 

input i_clk,

input i_rst,

output reg [3:0] led

);

    

 

 

//设置SNR

wire signed[7:0]o_SNR;

vio_0 your_instance_name (

  .clk(i_clk),                // input wire clk

  .probe_out0(o_SNR)  // output wire [7 : 0] probe_out0

);

 

 

wire [1:0] o_Trans_data_samples;

wire [9:0] o_Msk_I_samples;

wire [9:0] o_Msk_Q_samples;

wire [15:0] o_msk_cos;

wire [15:0] o_msk_sin;

wire [15:0] o_msk_R;

wire [15:0] o_msk_Rn;

wire [15:0] o_msk_cos_rec;

wire [15:0] o_msk_sin_rec;

wire [15:0] o_msk_filter_recI;

wire [15:0] o_msk_filter_recQ;

wire [31:0] o_data;

wire [1:0] o_bit;

wire [1:0]o_rec2;

   wire[31:0]o_error_num;

   wire[31:0]o_total_num;

// Instantiate the Unit Under Test (UUT)

tops uut (

.i_clk(i_clk), 

.i_rst(~i_rst), 

.i_SNR(o_SNR),

.o_Trans_data_samples(o_Trans_data_samples), 

.o_Msk_I_samples(o_Msk_I_samples), 

.o_Msk_Q_samples(o_Msk_Q_samples), 

.o_msk_cos(o_msk_cos), 

.o_msk_sin(o_msk_sin), 

.o_msk_R(o_msk_R), 

.o_msk_Rn(o_msk_Rn),

.o_msk_cos_rec(o_msk_cos_rec), 

.o_msk_sin_rec(o_msk_sin_rec), 

.o_msk_filter_recI(o_msk_filter_recI), 

.o_msk_filter_recQ(o_msk_filter_recQ), 

.o_data(o_data), 

.o_bit(o_bit),

.o_rec2(o_rec2),

.o_error_num(o_error_num),

.o_total_num(o_total_num)

);

 

 

//ila篇内测试分析模块

 

//ila篇内测试分析模块

ila_0 ila_u (

.clk(i_clk), // input wire clk

.probe0({ 

        o_SNR,o_Trans_data_samples,o_rec2,//12

        o_Msk_I_samples[9:3],o_Msk_Q_samples[9:3],//14

        o_msk_cos[14:7],o_msk_sin[14:7],o_msk_R[14:7],o_msk_Rn[14:7],//32

        o_msk_cos_rec[14:7],o_msk_sin_rec[14:7],o_msk_filter_recI[14:7],o_msk_filter_recQ[14:7],//32

        o_error_num[15:0],o_total_num//48

         })

);

endmodule

0sj_042m

---

作者:我爱C编程 来源:我爱C编程
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